Modul 2 - Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. Module  D'Lorenzo

2.Jumper

3.Panel DL 2203C

4..Panel DL 2203D

5.. Panel DL 2203S

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

   D FLIP FLOP

    Ketika Reset dan setnya fooltime maka untuk menonaktifkan rangkaiannya adalah dengan memberikan input high kepada input R dan S. yang dimana ketika input D diberi nilai 1 ini aktif maka output pada Q bernilai 1 sedangkan Q' bernilai 0 kemudian clock yang digunakan adalah risetime . 

J-K FLIP FLOP 

    Rangkaian modifikasi R S flip flop yang tidak memiliki kondisi terlarang. ketika clocknya risetime di saat nilai input J nya 1 nilai input K nya 0 maka outputnya Q = 1, Q'= 0, ketika input J nya bernilai 0 dan K bernilai 1 maka output Q = 0, Q'=1. disaat nilai J dan K nya bernilai 0 maka kondisi outputnya adalah tetap akan tetapi disaat nilai J dan K nya 1 maka outputnya toggle atau berlawanan dari  output sebelumnya.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Percobaan 1 

1. Analisa input dan output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian flip flop

   Jawab : 

• input B1=1, B0=0, B2=B3=B4=B5=B6=X

Ketika input B1 = 0 dan B0=0 maka logika akan terhubung ke kaki S berlogika 1 dimana 1 adalah syarat aktif dari jk flip flop dan pada kaki R berlogika 0 sehingga dihasilkan output pada D dan Jk flip flop Q=0, Q'=1

• input B0=0, B1=1, B2=B3=B4=B5=B6=X

Prinsip kerja dari input B0=, B1=1 sama dengan nomor satu tetapi pada outputnya bernilai kebalikan karena input yang dimasukkan juga berbeda, output pada jk dan d flip flop Q=1 dan Q'=0

• input B0=B1=0, B2=B3=B4=B5=B6=X

Ketika kedua inputnya bernilai 0 maka output dari jk dan d flip flop beradapada kondisi tetap dengan output Q=1 dan Q'=1 

• input B0=B1=1, B2=B4=B5=0, B3=CLK, B6=seperti sebelumnya

Pada input demikian ketika ppin R dan S berlogika 1maka disebut  kondisi terlarang, oleh karena itu output akan ditinjsu darin output lain yaitu B2=B4=B5=0, B3=CLK, B6=seperti sebelumnya. karena seluruh input 0 dan terdapat clock maka output yang dihasilkan tetap dan berubah tergantung clock yaitu Q=0, Q'=1

• input B0=B1=B4=B5=1, B2=0, B3=CLK, B6=seperti sebelumnya

Pada input diatas pin R dan S juga pada kondisi toogle karena input bernilai 1, kemudia ditinjau pada input dari jk yaitu 0 dan 1 lalu terhubung pada clock maka terjadi perubahan dengan output Q=0 dan Q'=1

• input B0=B1=B2=1, B4=B6=0, B3=CLK, B5=X

Sama seperti sebelumnya ditinjau langsung dari pin j dan k karena r dan s toogle, maka  didapat output pada jk flip flop Q=1, Q'=0 pada D flipflop karena B5=X tidak berpengaruh apapun maka outputnya Q=0, Q'=1

• input  B0=B1=B2=B4=1, B3=CLK

karena semua input bernilai 1 maka output dari jk flipflop tersebut toogle

Padaa seluruh percobaan nilai input yang bernilai X jika diubah-ubah tidak mempengaruhi hasil dari output dan pada D flipflop pada percobaan hampir seluruh output bernilai sama karena input JK flipflop terhubung ke RS pada D flip flop kecuali percobaan 6 dan 7  

7. Link Download [Kembali]

Download Simulasi Rangkaian 1 klik disini

Download Video klik disini

Download HTML klik disini

Download Datasheet Gerbang Logika klik disini

Download Datasheet Logicprobe klik disini

Download Datasheet SPDT klik disini